SEP3203处理器与FPGA数据通信接口设计

作者：东南大学张艳丽刘新宁钱文明信息来源:单片机及嵌入式系统应用 2008-1-11

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摘要 SEP3203是东南大学自主研发的基于ARM7TDMI的一款微处理器。系统在该处理器的控制下通过FPGA实现对信号的A／D采样和采样后的数据存储。采样数据经过FPGA的算法处理后，SEP3203处理器通过DMA方式将运算结果存储到片外SDRAM，SEP3203与FPGA的数据通信遵循SRAM时序。通过两组FIFO存储A／D数据，系统实现了信号的不间断采集...

3 FPGA与FIFO的数据通信接口设计
    在FPGA与FIFO数据通信接口设计中，FPGA主要输出控制时序到IDT7202的复位、写和读端口，实现A／D转换数据到FIFO的存储，并将数据从FIFO读入FPGA的内部存储器。一旦延时满足，FPGA就输出写时序给FIFO的写端口(nW)，同时检测FIFO的nFF(Full Flag)信号。若该信号为低，则说明FIFO已经写满1024个半字(16位)。此时，FPGA输出读时序给该组FIFO，同时输出写时序给另一组FIFO，以不间断地存储A／D采样数据。
    这部分电路在硬件实现上比较简单，IDT7202的输出数据通过电平转换芯片IDT74LVCl6245输出给FPGA，FPGA输出控制时序到FIFO。由于FPGA输出逻辑“l”时的最低电压Voh为2．4 V，输出逻辑“O”时的最高电压Vo1为0．4 V，而IDT7202输入逻辑“1”时的最低电压为2．2 V，输入逻辑“O”时的最高电压为O．8V，所以FPGA到FIFO的控制时序无须进行电平转换，控制端口可以直接相连。
    系统中FPGA输出完争符合FIFO读写时序的脉冲，控制FIFO的读写操作。图4是仿真波形图。

IDT7202的异步读写操作时序如图5所示。

表l是IDT7202异步读写操作时序的数及说明。

当FPGA检测到in_ff_n_l为低时，fifn_ff_pulse就产生一个50 ns的高脉冲；检测到该脉冲后，out_wr_n_1持续高电平，out_rd_n_1输出有效读时序；同时out_wr_n_1输出有效写时序。写时序以1 MHz的频率输出持续100ns低电平的脉冲；读时序低电平持续100 ns，高电平持续50ns。FPGA根据out_FPGA_rd信号来采集FIFO输出的数据。

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