SEP3203处理器与FPGA数据通信接口设计

作者：东南大学张艳丽刘新宁钱文明信息来源:单片机及嵌入式系统应用 2008-1-11

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摘要 SEP3203是东南大学自主研发的基于ARM7TDMI的一款微处理器。系统在该处理器的控制下通过FPGA实现对信号的A／D采样和采样后的数据存储。采样数据经过FPGA的算法处理后，SEP3203处理器通过DMA方式将运算结果存储到片外SDRAM，SEP3203与FPGA的数据通信遵循SRAM时序。通过两组FIFO存储A／D数据，系统实现了信号的不间断采集...

摘要 SEP3203东南大学自主研发的基于ARM7TDMI的一款微处理器。系统在该处理器的控制下通过FPGA实现对信号的A／D采样和采样后的数据存储。采样数据经过FPGA的算法处理后，SEP3203处理器通过DMA方式将运算结果存储到片外SDRAM，SEP3203与FPGA的数据通信遵循SRAM时序。通过两组FIFO存储A／D数据，系统实现了信号的不间断采集和信号处理的流水线操作。
关键词 SEP3203处理器 FPGA FIFO接口设计

    SEP3203处理器是由东南大学家专用集成电路系统工程技术研究中心设计的16／32位RISC微控制器，面向低成本手持设备和其他通用嵌入式设备。该处理器内嵌ARM7TDMI处理器内核，为用户提供了面向移动终端应用的丰富外设、低功耗管理和低成本的外存配置，整个芯片可以运行在75 MHz。数据通信系统使用的主要功能模块如下：20 KB片上零等待静态存储器(eSRAM)；外部存储器接口控制器(EMI)；中断控制器(INTC)；DMA控制器(DMAC)。
    系统中使用的FPGA为Altera公司的Cyclone系列中的EPlC6Q240C8，拥有丰富的I／O资源和逻辑资源，外部接口遵循SRAM时序。它主要负责提供信号的A／D采样频率，并将A／D转换后的数据存储到一组FIFO中，待FIFO的FF(Full Flag)端u有效后，将FIFO中的数据读回，同时使能另一组FTFO的写时序，实现了信号不间断的采样和存储。
    FPGA将一组数据处理完毕后，以中断的方式通知SEP3203，处理器以DMA方式将运算后的结果存储到片外的SDRAM中。由于数据写满FIFO的时间大于FPGA处理数据的时间，所以整个系统实现了流水线操作。

1 系统的总体设计
系统硬件主要由信号采集模块、FIFO、FPGA和SEP3203处理器组成。信号采集模块主要包括信号接收器和A／D转换模块。接收到的信号首先要通过NE5534进行放大，NE5534采用士5V供电。图1为系统总体框图。

系统中的A／D转换芯片使用了ADI公司的ADl672，它采用4级流水线结构，在3 Msps采样速度下精度为12位。FIFO选用了IDT公司的IDT7202。它具有输入和输出两套数据线，独立的读／写地址指针在读／写脉冲的控制下顺序地从双口FIFO读／写数据，读／写地址指针均从第一个存储单元开始，直到最后一个存储单元，然后又回到第一个存储单元。为了支持9位数据宽度的存储，系统采用了2片IDT7202将数据宽度扩展为16位，共使用了4片IDT7202实现了FIFO的协同工作。在系统工作时，IDT7202内部的仲裁电路通过对读指针和写指针的比较，相应给出FIFO的空(EF)和满(FF)状态指示；FPGA可以根据所获得的FIFO状态标志控制FIFO的读／写时序，实现对FIFO的读／写操作。
Cyclonc系列的FPGA支持多种I／O电平标准，包括3．3 V、2．5 V和l.8 V的LVTTL和LVCMOS电平。SEP3203处理器的I／O电平为3．3 V，与工作在3．3 V的FPGA电平兼容，可以直接相连。由于FIFO必须是5 V供电，所以FPGA将数据从FIFO读入内部存储器时，需要经过一个电平转换芯片。系统选用了IDT公司的IDT74LVCl6245，它支持8／16位数据的双向传输。

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