实用EMI噪讯对策技术讲座(14)数字电路

作者：信息来源:www.pcbtech.net 2008-5-12

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早期CMOS的动作速度非常迟缓，目前B家族系列的CMOS广泛应用在各种领域，随着IC设计、制作技术的进化，高速化的CMOS动作速度几乎凌驾LSTTL。CMOS问世后曾经是数字IC的主流，目前已经被兼具CMOS低消费电力与TTL高速特性的BiCMOS系列取代。数位IC的类别数字IC的家族成员可以分成：*TTL*CMOS*其它等三大类。CMOS是互补(co...

TTL与CMOS的比较

CMOS广泛应用在各种电子电路，因此TTL与CMOS比较时，会涉及许多噪讯对策的动作机制，一般而言CMOS的抗噪讯能力确实比TTL强大，不过它的公认强大抗噪讯原因却不代表完全正确，而且CMOS本身在噪讯对策上有许多问题点与盲点，因此使用上必需格外谨慎。

所有的数字IC都有噪讯界限(noise margin)限制，反过来说由于有噪讯界限的限制，因此数字IC的抗噪讯能力非常强大，在一般噪讯环境下通常都可以安全使用。
CMOS的噪讯界限与电源电压呈比例，电源电压与标准TTL的电源电压相同，图1是5V时CMOS与TTL数字IC的比较结果。
　

由图可知，TTL的噪讯界限值为0.4V，CMOS为1.45V，因此C-MOS的噪讯界限值比TTL强，不过抗噪讯强度并不是单纯取决于电压，除了电压之外例如阻抗(impedance)等等也是原因之一，此外是驱动器的输出阻抗，对印刷电路基板的布线阻抗具有支配性影响。

TTL与CMOS若分别使用LS与HC家族系列数字IC，HC的驱动阻抗非常高会抵销噪讯界限值的大小，其结果造成几乎没有明显的抗噪讯强度差异。

相较之下，TTL与CMOS，若采用LS与AC家族系列数字IC，由于AC家族系列数字IC的输出阻抗非常低，因此它的抗噪讯特性反而比TTL更优秀。

TTL与CMOS进行抗噪讯特性比较时，会对双稳态电路(FF：Flip Flop)的噪讯强度差异产生很大的影响，其结果造成CMOS抗噪讯特性比TTL优秀的一般论述可以成立。

如果未特别限定TTL或是CMOS的一般论述，此时组件的动作速度与抗噪讯特性具有互动关系。如图2所示组件的动作速度迟缓时，频率很高的信号就无法通过，换句话说动作速度迟缓的组件具有滤波器(filter)功能。
　

选择IC家族(family)成员时，必需根据实际速度需求，选择可以满足信号要求的IC非常重要，如果选择必要速度以上高速IC时，反而会造成抗噪讯特性被弱化等严重后果，尤其是CMOS数字IC的抗噪讯特性普遍偏低，如果对策不当极容易造成CMOS数字IC的抗噪讯特性更加脆弱。

如图3所示，切换(switching)时，从电源一直到大地(ground)会有大电流动。输入VIN”L”或是”H”时，其中一方必需ON，另外一方才会变成OFF，然而切换过程中输入属于中间值，两方的通道(channel)同时都是ON状态，此时从电源一直到大地会有贯穿电流ICC流动。

高速切换时贯穿电流的流动时间非常短，切换迟缓时大电流会时间流动，然而不论高、低速切换，该贯穿电流本身对电源而言就是所谓的噪讯。切换迟缓时受到输入噪讯的影响，输出会有振动之虞，因此基本上CMOS非常忌讳迟缓输入。
　

如图4所示依照上述理论不仅是CMOS，包括数字IC未使用的输入在内，都必需作举升(pullup)或是下压(pull down)。所谓举升是将电源连接至输入，藉此使输入变成”H”状态；所谓下压则是将输入连接至大地(ground) ，藉此使输入变成”L”状态。因此在AND时称为举升，在OR时变成下压
　

TTL的输入端子OPEN时，由于该输入是以”H”状态动作，因此不需要作任何举升动作，不过实际上OPEN端子的阻抗非常高，相对的抗噪讯性很脆弱，为强化抗噪讯性，建议读者尽量避免端子呈OPEN状态，尤其是CMOS绝对不允许将未使用的端子变成OPEN状态。

CMOS的输入端子属于极端高阻抗，输入OPEN时输入强度非常不稳定，几乎无法决定”H”、 ”L”，如果该不稳定的输入强度刚好在H/L之间，此时组件内部大电流会从电源流入大地，最后可能会导致组件遭受破坏，尤其是输入为高阻抗时，静电容易累积变成高电压，组件同样有被破坏之虞。

至于CMOS，除了组件的使用中的输入端子之外，包含未使用组件的输入端子在内都必需作起始与终端。

某些IC的封装内部包含复数个组件，该复数个组件若有未使用组件的场合，如果未作起始与终端，同样会有组件遭受破坏的可能，此时若是该未使用组件遭受破坏还不致造成太大影响，然而实际上同一封装内部，其它使用中的组件连带有可能遭受破坏，因此使用上必需特别谨慎。

具体的起始与终端方法，例如印刷电路基板的场合，通常是利用外部的连接器(connector)成输入端子，此处必需注意的是以连接器作起始与终端的场合，输入如果是OPEN时，电源投入电路基板瞬间组件极易遭受破坏。

类似如图5所示的起始与终端，图中设置的电阻器R主要目的是防止静电，因此一般都使用1MΩ左右的高阻抗电阻器。
　

锁升(Latch up)是CMOS经常面临的另外一个问题，主要原因是配合IC制程的方便性，通常IC内部会内建与电路动作毫无关系的晶体管(以下简称为无关系晶体管)，IC正常动作时该无关系晶体管几乎没有任何不良影响，不过IC的输出、入如果超越电源电压、或是低于大地(ground)、或是异常电压时，除了会引发无关系晶体管动作之外，内部会有大电流流动。

于无关系晶体管会形成FF，即使异常电压消失无关系晶体管内部仍然持续会有大电流流动，最后导致组件遭受破坏，种现象称为「锁升」，对CMOS而言锁升是致命性现象。