基于DDS+PLL频率合成源的设计

作者：信息来源:电子市场 2007-3-29

字体大小:小 中 大网友评论条 进入论坛

摘要：简述了用DDSAD9854和PLLPE3236所设计的频率合成源的实现方案，重点对硬件设计中的注意事项进行了详细说明，并且对系统的相位噪声和杂散性能做了简要分析。关键词：频率合成器。相位噪声 Frequency Synthesizer of DDS Plus PLLQU Xinjian12，CHANG Yilin1(1。 The 20th Research Institute of CETC, Xi′an，710068，...

摘　要：简述了用DDSAD9854和PLLPE3236所设计的频率合成源的实现方案，重点对硬件设计中的注意事项进行了详细说明，并且对系统的相位噪声和杂散性能做了简要分析。最后给出了系统测试结果。
　　关键词：频率合成器；AD9854；PE3236；相位噪声 Frequency Synthesizer of DDS Plus PLL QU Xinjian12，CHANG Yilin1 (1.Xidian University，Xi^′an，710071，China；
2. The 20th Research Institute of CETC, Xi^′an，710068，China) 　　Abstract：The paper simply presented scheme of frequency synthesizer using DDSA D9854 plus PLLPE3236 Some cautious problems in hardware design were de scribed in detail, and also simply analyzed phase noise performance of this syste m and its spurious performance．At last，experimental results were introduced．
　　Keywords：frequency synthesizer；AD9854；PE3236；phase noise
　　频率合成器

现代电子系统的重要组成部分,在通信、雷达、电子对抗、导航、广播电视、遥测遥控、仪器仪表等许多领域中被广泛应用。例如,在雷达设备中,他为发射机的调制器提供载频信号,也为接收机的混频器提供本振信号；在测试仪器中,他可单独作为标准信号源。随着电子技术的不断发展,各类电子系统对频率合成器的要求越来越高,对相位噪声、频率转换时间、频率分辨力、相对工作带宽、体积及功耗等多种指标提出了更高的要求。所以在研制频率合成源时,应根据具体应用和要求选择适当的方案,以满足系统设计指标要求。直接频率合成（DDS）技术因有突出的特点，如输出波形灵活且相位连续（

是其最大优势）、频率稳定度高、输出频率分辨率高、频率转换速度快、输出相位噪声低、集成度高、功耗低、体积小等，使其在频率合成源技术中被广泛应用，但DDS合成频率比较低且输出频谱杂散较大，又限制了其应用。PLL则具有频带宽、工作频率高、频谱质量好等优点，但其不足之处为频率分辨率、频率建立时间等方面远不如DDS。如果把两者结合起来,取

补短,可以获得更高的频率分辨率,更快的信号建立时间,低相噪和宽输出频率范围等性能。 1实现原理
　　本频率合成源要求输出频率可控，线性调频频率范围为1.8_~2.2 GHz，且调频带宽可以改变：50 MHz，100 MHz，200 MHz和400 MHz 4档，调频周期相应为1 ms，2 ms，4ms，8 ms，相位噪声优于-95 dBc/Hz(@1 kHz)。本着经济实用的原则，选择了8031单片机控制AD9854 DDS芯片激励PE3236 PLL芯片来输出合成信号，原理框图如图1所示。

　　系统把要求的频率控制字存贮在只读存贮器ROM中，通过拨位开关控制8031选择给DDS 9854灌输频率控制字，使9854产生低频线性调频信号（300 MHz

考时钟是与单片机10 MHz时钟相参的），经无源低通滤波器LPF1平滑后送到鉴相器PE3236，鉴相器把DDS送来的低频线性调频信号和要求系统最终输出的线性调频信号经80分频后进行比相，得到误差电压，再经经典的二阶有源低通滤波器LPF2滤除高次谐波送给压控振荡器VCO，VCO输出系统要求的线性调频信号。 2硬件设计注意事项
　　由于DDS+PLL是一项成熟的技术，所以在硬件的实现中，各个关键芯片的性能特点在许多文章和器件资料中都有介绍，本设计中软件的设置比较简单，这里不做介绍。把硬件设计过程中的注意事项作为重点，确保信号纯度好、相位噪声低。
　　AD9854芯片是AD公司生产的性能很好的直接数字频率合成芯片。与传统的芯片相比,不但具有一般芯片所具有的相位累加器,正弦值存储表,还在相位累加器前加了一级频率累加器,后面集成了数模转换器,可提供正交的I/Q两路输出。在频率累加器的作用下产生线性增加的瞬时频率,经相位累加器输出信号的二次瞬时相位,以此相位值寻址正弦值存储表,得到与相位对应的幅度量比值,再经数模转换得到连续的阶梯波,经设计的滤波器滤除其中的高频分量,将得到的信号送到PE3236倍频电路。
　　PE3236芯片是Peregrine Semiconductor公司生产的一种高性能的整数分频集成数字锁相环芯片。他由前置分频器、计数器、频率鉴相器和控制逻辑组成,计数器R和M分配给参考频率和前置分频器,各自的值储存在20 b的寄存器中,两级20 b锁存器能构成“乒乓”计数器。附加的计数器A被用在系数选择逻辑中,频率鉴相器产生控制信号,控制逻辑包含片选接口,数据能通过串口总线、并口总线、管脚的硬布线3种方式写入。有不同的操作和失锁检测模式,他的可编程性和双锁存结构使其更适于用在小数分频器或∑-Δ上。
2.1AD9854使用中注意的问题
2.1.1正确使用UPDATE信号
　　在AD9854工作过程中，UPDATE信号起着非常重要的作用。从8031送来的数据先存储在I/O缓存中，在UPDATE的上升沿数据才送入AD9854的核心。UPDATE信号也是DDS正常工作的一个标志，上电复位后，该脚应该有一个周期性脉冲信号输出。为了控制UPDATE信号发生时刻，最好使用外部模式，当转换成外部模式后，该脚变成输入脚。
2.1.2正确接入参考信号
　　本参考信号从外部送来，AD9854为单端输入方式，REFCLKB管脚接地。因300 MHz属于高频范围，为防止对信号产生较大影响，采用SMB接头输入参考信号，并且到REFCLK管脚的引线要短、直。建议不要使用其内部的倍频器或最多只用二倍频。
2.1.3输出信号要避开杂散较大的点
　　对于输出杂散比较大的频率点，如靠近f_c/3，f_c/4，f_c/5等的频率点，在实际的设计中较难去除，所以应该尽量避开这些杂散点。
2.1.4降低AD9854工作温度
　　AD9854在工作时温度较高，可采用在其上固定散热器的办法解决，也可把无用的功能模块在控制字中屏蔽掉，通过把控制寄存器地址1DH上相应位置抬高来实现。
2.2PE3236使用中注意的问题
2.2.1正确接入输入信号
　　PE3236的输入信号和AD9854经无源滤波器后输出信号间连接线尽量短且直，防止在信号传输过程中引入过多干扰。
2.2.2正确接入参考信号
　　因VCO输出的频率在微波段，很容易受到数字电路的影响而使最终输出变坏，所以采用50Ω同轴电缆传输，且采用SMB接头形式。信号连接点都要求在器件最近处。
2.3锁相环路滤波器设计中注意的问题
　　锁相环路滤波器（LPF2）采用经典的二阶有源环路滤波电路，如图2所示。

2.3.1环路自然频率ω_n的选择
　　从改善VCO近端噪声和减小环路建立时间角度来看,环路自然频率ω_n越高越好；但从抑制鉴相频率的角度来看,环路自然频率ω_n越低越好。另外,ω_n太高对环路稳定性也不利,这是因为ω_n取高了,环路中各种寄生相移因素就不能忽略。
2.3.2阻尼系数ξ的选择
　　环路阻尼系数的选取与环路等效噪声带宽、环路建立时间、环路稳定性均有关。从环路等效噪声带宽来看,ξ取0.5 时环路等效噪声带宽有一个最小值；从环路稳定性来看,ξ越大环路越稳定；从环路建立时间来看,当ω_n取值较大时,ξ取大于1的任一值时对环路建立时间影响不大。环路阻尼系数ξ宜取值为0.8≤ξ≤1。
2.4印制电路板设计
2.4.1合理布线
　　合理的系统布局及印刷板走线是十分重要的。如数字和模拟线路应分离且汇总到电源地上、不用的管脚接地或接高电平等。为降低干扰，在DDS和PLL的电路板中采用了4层pcb板设计,其中顶层与底层为走线层,中间2层分别为电源层和接地层；VCO采用了微带板。
2.4.2结构设计
　　为避免电路之间的相互干扰,尽量减小由电路内部电磁兼容性不好引起的噪声干扰,在结构设计方面,把整个电路分成4块:供电部分、8031与AD9854部分、PE3236部分和VCO输出部分。在盒体上把他们用隔挡分开,并分别单独加小盖板,采用双层屏蔽以提高他的电磁兼容性能。 3噪声和杂散性能分析
　　频率合成器的噪声来源很多,参考源、鉴相器、环路滤波器中的运算放大器、压控振荡器和分频器等。为了分析方便,把这些噪声都看成是由这些部件外部输入的,而把这些器件本身看成是无噪声的理想部件。考虑到一个实用的频率合成器,在采取各种措施后, 这些噪声都比较小，所以，可以用线性化模型进行分析。图3为DDS+PLL频率合成器的相位噪声模型。实际应用中还存在外界耦合到VCO输入的外部干扰的影响,这里只考虑环路内部相位噪声的影响。由于噪声的随机性且互不相关,因此由各项噪声源引起的输出相位噪声的功率谱密度可以相加,所以频率合成器输出的相位噪声可用式(1)表示：
　　

Φ_dR为参考源分频器的附加相位噪声；Φ_dN为分频器的附加相位噪声；V_Ｐd为鉴相器的附加噪声电压；Φ_VCO为压控振荡器的相位噪声；V_F为滤波器中运算放大器的等效输入噪声电压。

　　频率合成器的杂散来源主要有DDS的杂散输出和PLL鉴相频率fr的泄漏。由于DDS的杂散输出较丰富,当杂散分布在环路带宽以内时,由于PLL的倍频效应使带内的杂散抑制比恶化：
　　

其中：N为PLL的分频比；Δω为DDS杂散与主能谱的频差。
　　当DDS的杂散位在PLL环路带宽以外时,受到环路的抑制,从而使杂散抑制比改善：
　　

其中：H(jΔω)为环路滤波器的传递函数。 4测试结果
　　通过对系统测试，无论带宽为50 MHz，100 MHz，200 MHz还是400 MHz的线性调频，从测试结果看都满足了系统要求，图4给出系统在400 MHz的线性调频结果。笔者测试了系统在点频1.8 GHz的相位噪声，达到-96.8dBc/Hz (@1 kHz)。